關于鎖相環(PLL)的工作原理

鎖相環英文名稱PLL（Phase Locked Loop），中文名稱相位鎖栓回路，現在簡單介紹一下鎖相環的工作原理。

鎖相環通常由鑒相器（PD）、環路濾波器（LF）和壓控振蕩器（VCO）三部分組成，鎖相環組成的原理框圖如圖1所示。

鎖相環中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號（PD），經環路濾波器濾波后形成電壓VR來控制壓控振蕩器的電壓，該電壓對振蕩器輸出信號的頻率實施控制。 假設外部基準時鐘產生的頻率為Fr，電壓振蕩器VCO產生的頻率為Fo，當Fr和Fo輸入相位比較器的輸入端時，比較器就會輸出比較誤差信號PD，如圖2所示：

當Fr>Fo時，也就是VCO分頻后的振蕩頻率比基準頻率低的時候，此時相位比較器的輸出PD如圖2所示，比較器會輸出正脈沖信號，使VCO的振蕩頻率提高。

當Fr時，也就是vco分頻后的振蕩頻率比基準頻率高的時候，此時相位比較器的輸出pd如圖2所示，比較器會輸出負脈沖信號，使vco的振蕩頻率降低。<>

誤差信號PD通過環路濾波器的積分，便可以得到直流電壓VR，由于控制電壓VR發生變化，VOC振蕩頻率會發生變化，使得Fr=Fo，當Fr=Fo時，誤差信號PD會成為高阻狀態，使得PLL鎖栓。

鎖相環中的鑒相器由模擬乘法器組成的鑒相器電路如圖3所示：

實際應用中，假設外部基準時鐘100MHz，VCO輸出為1000Mhz，那么可以將VOC輸出的頻率進行2分頻為500MHz運用到實際應用電路中，將VOC輸出的頻率進行10分頻為100MHz運用到實際應用電路中，需要單獨輸出一路對VCO進行10分頻到和外部基準時鐘一樣的頻率用來校準VCO輸出的1000Mhz時鐘。

總之，外部的100MHz的基準時鐘不是用來使PLL產生時鐘的，是PLL會產生一個時鐘VCO，但是這個時鐘是一個不穩定的時鐘，需要用外界一個穩定的晶體時鐘進行校準。

審核編輯：湯梓紅